Lektion 3 von 5

Tastendrücke zählen

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// Drücke auf BTNC auf den LEDs zählen; BTNU löscht die Zählung. module top #( parameter CLK_HZ = 100_000_000 ) ( input clk, input btnC, // zählen: 1, solange gedrückt input btnU, // löschen output [15:0] led ); // Taktzyklen, die ein neuer Tasterpegel halten muss, bevor wir ihm glauben. localparam SETTLE = CLK_HZ / 1000 * 10; // 1. Synchronisieren: Zwei Flipflops bringen btnC in unseren Takt. reg [1:0] sync = 2'b00; always @(posedge clk) sync <= {sync[0], btnC}; // 2. Entprellen: dem Taster erst folgen, wenn er SETTLE Zyklen lang ruhig war. reg clean = 1'b0; reg [31:0] held = 0; always @(posedge clk) begin if (sync[1] == clean) held <= 0; else if (held == SETTLE - 1) begin clean <= sync[1]; held <= 0; end else held <= held + 1; end // 3. Flanke: ein Puls von einem Takt Länge, wenn der saubere Pegel von 0 auf 1 geht. reg was = 1'b0; always @(posedge clk) was <= clean; wire press = clean & ~was; // 4. Die Pulse zählen; BTNU hat Vorrang. reg [15:0] count = 0; always @(posedge clk) begin if (btnU) count <= 0; else if (press) count <= count + 1; end assign led = count; endmodule

Gestoppt · Dein Code läuft noch nicht. Bis du auf „Ausführen“ drückst, läuft das Programm, das schon auf dem Board ist.

Noch nichts ausgegeben. Drück auf „Ausführen“.

Jeder Druck auf BTNC zählt eine Binärzahl auf den LEDs um eins hoch, und BTNU löscht sie. Echte Taster prellen, also bereinigt das Design das Signal zuerst.

Synchronisieren, entprellen, die Flanke finden
Sieh, warum ein prellender Kontakt doppelt zählt
Ändere die Ruhezeit

iynk führt dein Verilog als Verhaltensmodell aus, Takt für Takt am Takt des Boards. Es wird nicht synthetisiert, platziert oder geroutet: kein Timing, keine LUT-Zahlen.

Pin	Verbunden mit	Aufgabe
`BTNC`	FPGA-Pin U18 (btnC)	Jeder Druck zählt eins dazu
`BTNU`	FPGA-Pin T18 (btnU)	Löscht die Zählung
`LD0`	FPGA-Pin U16 (led[0])	Bit 0 der Zählung

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Sensoren und Aktoren, die dieses Board ansteuert, mit den echten Verbindungen.

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