Lektion 2 von 5

Blinken aus dem 50-MHz-Takt

Die Abbildung wird geladen …

// Blinken: Taktzyklen zählen und LEDR0 jede halbe Periode umschalten. module top #( parameter CLK_HZ = 50_000_000, // der Boardtakt: Zyklen pro Sekunde parameter BLINK_HZ = 2 ) ( input MAX10_CLK1_50, output reg [9:0] LEDR ); // Taktzyklen in einem halben Blinker. localparam HALF = CLK_HZ / (2 * BLINK_HZ); reg [31:0] count = 0; initial LEDR = 10'b0; always @(posedge MAX10_CLK1_50) begin if (count == HALF - 1) begin count <= 0; LEDR[0] <= ~LEDR[0]; // LEDR0 umschalten if (LEDR[0]) LEDR[9:6] <= LEDR[9:6] + 1; // LEDR0 geht gleich aus: ein Blinker mehr end else begin count <= count + 1; end end endmodule

Gestoppt · Dein Code läuft noch nicht. Bis du auf „Ausführen“ drückst, läuft das Programm, das schon auf dem Board ist.

Noch nichts ausgegeben. Drück auf „Ausführen“.

Es gibt kein delay(): LEDR0 blinkt, weil das Design 50 Millionen Taktzyklen pro Sekunde zählt, und LEDR9-LEDR6 zählen die Blinker.

Sequenzielle Logik mit always @(posedge clk)
Zeit durch Zählen, nicht durch Warten
Stell die Blinkrate mit einem Chip ein

iynk führt dein Verilog als Verhaltensmodell aus, Takt für Takt am Takt des Boards. Es wird nicht synthetisiert, platziert oder geroutet: kein Timing, keine LUT-Zahlen.

Pin	Verbunden mit	Aufgabe
`MAX10_CLK1_50`	CDCE937 (U3) → PIN_P11	Jede steigende Flanke aktualisiert die Register
`LEDR0`	FPGA-Pin A8 (LEDR[0])	Wechselt alle HALF Zyklen den Zustand
`LEDR6`	FPGA-Pin E14 (LEDR[6])	Niedrigstes Bit des Blinkzählers

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Sensoren und Aktoren, die dieses Board ansteuert, mit den echten Verbindungen.

Alle 7 Bauteile auf der Seite Terasic DE10-Lite

Blinken aus dem 50-MHz-Takt

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