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已停止 · 你的代码还没有运行。在你按“运行”之前，开发板运行的是板上已有的程序。
还没有输出。按“运行”。
尚未检查
运行代码来检查它。检查会在虚拟时钟上重放一段固定的脚本，所以同样的代码总是得到同样的结果。
每一种故障都会在模拟中真实发生。触发一个，观察图示，再读一读原因。
扮演外部世界：在代码运行时按下、滑动和转动这些零件。
你的第一个 FPGA 设计是纯逻辑：四颗 LED 显示右边两个开关的与、或、异或和非，另外十二颗 LED 跟随各自的开关。
iynk 把你的 Verilog 当作行为模型来运行，按开发板时钟一个周期一个周期地执行。它不做综合、布局或布线：没有时序，也没有 LUT 数量。
| 引脚 | 连接到 | 作用 |
|---|---|---|
SW0 | FPGA 引脚 V17（sw[0]） | 每个门的输入 A |
SW1 | FPGA 引脚 V16（sw[1]） | 输入 B |
LD0 | FPGA 引脚 U16（led[0]） | 显示 A 与 B |
这块开发板能驱动的传感器和执行器，以及真实的接法。