正在加载图示…
已停止 · 你的代码还没有运行。在你按“运行”之前，开发板运行的是板上已有的程序。
还没有输出。按“运行”。
尚未检查
运行代码来检查它。检查会在虚拟时钟上重放一段固定的脚本，所以同样的代码总是得到同样的结果。
每一种故障都会在模拟中真实发生。触发一个，观察图示，再读一读原因。
扮演外部世界：在代码运行时按下、滑动和转动这些零件。
在这里修改数值，或者点击代码里可以点的数值。
把 16 个开关显示为四位十六进制数。各位共用段线，所以设计一次点亮一位，快到你能同时看到四位。
iynk 把你的 Verilog 当作行为模型来运行，按开发板时钟一个周期一个周期地执行。它不做综合、布局或布线：没有时序，也没有 LUT 数量。
| 引脚 | 连接到 | 作用 |
|---|---|---|
CA | FPGA 引脚 W7 → 100 Ω → 每一位的 a 段 | 写 0 点亮 a 段 |
AN0 | FPGA 引脚 U2 → PNP → 最右一位的阳极 | 写 0 点亮最右边的一位 |
SW0 | FPGA 引脚 V17（sw[0]） | 最右一位的第 0 位 |
这块开发板能驱动的传感器和执行器，以及真实的接法。